Hauptseminar: Akzeleratorarchitekturen

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Ablauf des Blockseminars

Mittwoch, 14.1.2015
8:50	Treffpunkt München Ostbahnhof, Gleis 8 (Treppenaufgang Richtung Süden)
9:04	Abfahrt M79011 nach Prien (Tickets werden von uns besorgt) Ankunft Prien: 9:51, Fussweg zum Hafen (mit Kaffeepause)
11:00	Abfahrt Boot nach Frauenchiemsee, Ankunft 11:30
11:30	Bezug der Zimmer
12:00	Mittagessen
13:15	Start Seminar
13:15	Michael Kißlinger - Übersicht über das Thema Akzeleratoren
14:00	Markus Wohlschlögl - Nvidia Architekturen
14:45	Michael Kirsch - AMD Architekturen
15:30	Michael Seifert - Intel Xeon Phi
16:15	Kaffeepause
16:30	Markus Fußenegger - Programmieren mit CUDA
17:15	Bernhard Saumweber - Programmieren mit Pragmas (OpenACC/OpenMP)
18:00	Abendessen

Donnerstag, 15.1.2015
8:00	Frühstück
9:00	Start Seminar (vorher Zimmer räumen)
9:00	Oliver Barta - Simulatoren für Beschleuniger
9:45	Andrej Wallwitz - FPGAs
10:30	Nikolaus Dafinger - Maxeler Data Flow Engine
11:15	Nico Hartmann - Micron Automata
12:00	Mittagessen
13:30	Stephan Picker - Radix Sort auf Akzeleratorarchitekturen
14:15	Andreas Lohrer - IBM DB2 Analytics Accelerator for z/OS
15:00	Feedback-Runde / Evaluierung
15:15	Ende
16:00	Rückfahrt Boot (Ankunft Prien Hafen 16:30)
17:06	Rückfahrt von Prien/Bahnhof M79036
17:55	Ankunft München Ost